HDL

Verilogの識別子

Thu, 09 Oct 2008 22:14:00 GMT

　識別子ってのは、moduleやtaskやfunctionやport やparameterやregやwireやintegerなどの名前に使えるやつですね。Verilogで使える識別子はどんな決まりがあるんでしょう。少し調べてみました。

　IEEE Std. 1364-2005 から、文法をおっていくと、

simple_identifier ::= [ a-zA-Z_ ] { [ a-zA-Z0-9_$ ] }

という定義に行きつきます。これは、先頭の1文字が、a～z、A～Z、_のどれかで、そのあとに続く文字(0文字以上)が、a～z、A～Z、_、0～9、$のどれかということを表しています。つまり、moduleやtaskや（中略）integerなどの名前には、

a
ayano123
Apple
A_$_$_$_

なんかが、指定できるってことですね。

　$はあまりなじみがないですが、先頭は数字がダメでアルファベットと「_」という組み合わせが識別子というのは一般的ではないかと思います。実際にコード書いてる人はあたりまえですね。

　実は、Verilogではさらに異なった書式の識別子が記述できます。文法をおっていくと、

identifier ::=
simple_identifier
| escaped_identifier

おおもとの識別子の定義は実はこんな感じで。すでに書いたsimple_identifierに加えて、escaped_identifierというのも識別子に使えます。その定義は、

escaped_identifier ::= \ {Any_ASCII_character_except_white_space} white_space

となっています。どういうことかというと、\（バックスラッシュ）から初めて、white_space（スペース、TAB、改行、EOF）を除くASCII文字、最後がwhite_spaceという書式も識別子になると。

　つまり、次のようなのもmoduleや（中略）に使えます。

\(>_<)/~~
\$display(“hello”);
\”
\//comment
\write_addr[10:0]

など！　上の例は、いずれも最後にスペースが入っています。次のようなコードもばっちり動きます。

module \\\ ;
    initial begin : \:
        integer \\ ;
        integer \; ;

        \; = 0;
        for (\\ = 1; \\ <= 10; \\ = \\ + 1)
            \; = \; + \\ ;

        $display(\; );
    end
endmodule

　1から10までの足し算。実際に自分で使うことはないと思うけど、ツールが吐き出すコードは使っていることがあるような気がします。知っておくとよいかも知れませんね。

Verilog Quiz 解答編

Tue, 16 Sep 2008 21:25:00 GMT

　Verilog Quiz の答え。bとcには次の値が入っていました。

b = 2'h2;
c = 2'h3;

まずは2番から。

// 2.
a = b + c;
$display("%b", a);

これは、2+3の結果がaに代入されて5、表示は

00000101

となります。(101)2=5 ですね。

ところが1番の場合、

// 1.
$display("%b", b + c);

表示は

となります。実は2番のとき正しく表示されたのは、左辺のaが8bit変数のため右辺の式も8bitにbit拡張されて、{6’h0, 2’h2} + {6’h0, 2’h3} として計算されていたからです。1番の場合、左辺がないので計算は2bitの範囲で行われて、5の場合3bit必要ですが上位1bitがなくなって01となったわけですね。重要なのは左辺のbit数によって右辺の計算に使用するbit数が決まるというところです。

では3番。左辺と右辺がある式ですね。

// 3.  
a = {b + c};  
$display("%b", a);

表示は

00000001

左辺は8bitなのに！！　実は、連接演算子を使用すると左辺のbit数によらず、連接演算子内の変数のbit数によってのみ計算のbit幅が決定します。このような式をSelf-determined expressionというようです。連接演算子内には2bit変数しかないので計算結果は01、aは8bit幅なので表示は8桁になったというわけです。

次は、5番。

// 5.
a = 8'h01 << (2 + 3);
$display("%b", a);

1を5bit分左シフトしているので、表示は

00100000

となりますね。

じゃあ4番はどうなるでしょう。

// 4.
a = 8'h01 << (b + c);
$display("%b", a);

予想が付くかもしれませんが、<<演算子の右側もSelf-determinedになります。つまり他の式に影響されずbit幅が決定するので、2bit幅+2bit幅になり2+3=(01)2。1bit左シフトになるので表示は

00000010

となります。

Self-determinedやこの事項については、IEEE Std. 1364-2005 「5.4 Expression bit lengths」に書いてあります。むずかしい！

Cの場合はどうなるんだろうと書いたけど、一般的には1バイトの変数も内部では32bit分メモリを消費していたりするよね？　計算も32bitでおこなって、代入先が32bit未満の場合、上位bitを破棄したものが入るって感じな動作になるのかな？

Verilog Quiz

Wed, 10 Sep 2008 23:00:00 GMT

　Verilog で最近、ほへーと思ったこと。次の結果はどうなるでしょう。Webでの日本語情報は皆無っぽいんだけど。意識してかいてるのかなー？　そもそもbitをあわせろってはなしでしょうか。Verilogを知らない人にもテケトーなコメントを入れてます。Cではどう扱われるのか調べてみるかな。

module TEST;

    reg [7:0] a; // 8bitの変数
    reg [1:0] b, c; // 2bitの変数

    initial begin

        b = 2'h2; // 2bit の幅で 16進数表記の値 2 を代入 
        c = 2'h3; // 2bit の幅で 16進数表記の値 3 を代入

        // 1.
        // $display は C の printf と同等 改行が入る
        // %b は 2進数表記で表示
        $display("%b", b + c);

        // 2.
        a = b + c;
        $display("%b", a);

        // 3.
        // {} は連接演算子 
        // {2'b10, 2'b11} のように書くと 4'b1011 となる
        // （2'b00 は 2bit 2進数表記で 10 の値）
        a = {b + c};
        $display("%b", a);

        // 4.
        a = 8'h01 << (b + c);
        $display("%b", a);

        // 5.
        a = 8'h01 << (2 + 3);
        $display("%b", a);

    end
end

SystemVerilog VMMのソースコードが公開

Fri, 30 May 2008 00:21:00 GMT

（via Verification Engineerの戯言）

　HDLの話し。Synopsysが提唱しているSystemVerilogの検証用手法VMMというのがあります。このVMMのライブラリを含むコードがApache License 2.0で公開されました。登録なしでもすぐダウンロードできます！　SystemVerilog記述の良いサンプルにもなりますね。VMMCentral からダウンロードが可能です。

ModelSim XE 6.3でSystemVerilog試してみた。

Sat, 05 Apr 2008 19:09:00 GMT

　※うまくいってません。内容に期待した人は結果から見ましょう。

　HDL初心者の私が自宅でSystemVerilogが使えたら良いなと思いModelSim XEをインストールしてみました。なかなか無料または格安でSystemVerilogに対応したコンパイラ・シミュレータはありませんが、XilinxのダウンロードよりModelSim XEのStarter Versionと呼ばれる無料の評価版がダウンロードができます。2008/03/24付で6.3が利用可能になっています。

　ダウンロード後、Virtual PC上のVistaにインストールしようとすると公式にはVistaはサポートしてないよとメッセージが出ましたが、とりあえずインストールはできました。

　利用するためはまずライセンス認証用のファイルをメールで送信してもらうことが必要です。インストール後に表示されるWebページでユーザ登録とライセンス登録をします。メールでファイルlicense.datが送られてくるので、Licensing Wizardを起動しそのファイルを指定します。

　ModelSimを起動するとこんな感じ。

　メニューのFile->New->Source->SystemVerilogから新規にSystemVerilogのファイルを作成し、適当にコードを書きます。意味のないものだけど、とりあえずSystemVerilogのprogramとclassを含めてと……。

program test();
  class foo;
    function void sayHello();
      $display("Hello!");
    endfunction
  endclass
  
  initial begin
    foo f;
    f = new;
    f.sayHello();
  end
endprogram

module top;
  test t();
endmodule

　ファイルを保存後、コンパイルします。メニューのCompile->Compileから作成したファイルを選択し、Compileボタンをクリック。するとworkフォルダがないので作成しますか？　と聞いてくるのでOKをクリックして作成します。下のTranscriptウィンドウにエラーがでなければコンパイル完了です。

次にシミュレーションを試してみます。メニューのSimulate->Start Simulationから開いたウィンドウのwork->topを選択します。OKをクリックすると……。

# ** Fatal: (vsim-3904) SystemVerilog Program Blocks are not supported in Modelsim PE.

　ええー。SystemVerilogのprogramブロックは上位Editionじゃないとサポートしないってマジですか……。意味ねぇー。以前のバージョンだとSystemVerilog使えてた感じの記事もWebあるのだけどどうなんでしょう？

ModelSim Xilinx Edition-III 6.3

Thu, 03 Apr 2008 23:58:00 GMT

　ModelSim XEの新しいバージョンがダウンロードできるようになっている模様。これで自宅でSystemVerilogが可能になるのかも！？　今日は遅いので明日以降に試す。　サポートOSが2000とXP Proってのがねぇ。Virtual PCで動くかなぁ。

（via Verification Engineerの戯言）

FizzBuzz問題 Verilog HDL版

Sun, 11 Nov 2007 03:23:00 GMT

低レベルFizzFuzz回路の続き。

Verilog HDLやVHDLがあるのですが意外にもこれらで書かれたFizzBuzz問題がググっても出てきませんでした。ので書いてみます。

　さっそく、Verilog HDLで書いてみました。

仕様

　上記記事の仕様では

剰余なし
ループなし

としていましたが、これはソフトウェアのプログラムと比較したときの特徴ですので、具体的な仕様を以下のように決めました。

　まず、作成する回路はこんな感じになります。

clk, rst_x, enableという信号が回路に入力されて、num, fizz, buzz, fzbz信号が出力されます。信号の値はデジタル回路なのでそれぞれHighとLow（1と0）の状態で表されます。numだけ7本（7bit幅）を使ってひとつの意味ある信号としています。

　clkがクロック信号（High, Low, High, Low, ...（1, 0, 1, 0, ...）と切り替わる信号です。rst_xがリセットです。回路の初期化に使用します。今回は、rst_xがLowのとき出力は全部0にします。

　数字とFizzやBuzzの表示の表現は

数字を表示する代わりに、numから数字の値を出力（2進数表現）。
Fizz、Buzz、FizzBuzzを表示する代わりに、FizzのときはfizzをHighにする。BuzzのときはbuzzをHigh、FizzBuzzのときはfzbzをHigh状態にする。このときnumは0を出力。
出力するタイミングはclkの立ち上がり（Low→Higheに変化するとき）。

とします。さらに

numは、1～100を順番に出力。100の次は1に戻る。
enableがHighのときのみカウントアップされる。Lowのときは以前の状態を保持。

ともしました。

てけとうな説明

　私が上記仕様で実装した回路の中身はどうなっているかというと、当然ながら剰余を計算する部分はありません。その代わり

0～100をカウントする101進カウンタ
0～２をカウントする3進カウンタ
0～５をカウントする5進カウンタ

が入っています。それぞれのカウンタの値によって出力を変化させているわけです。

3進カウンタと5進カウンタが0のときFizzBuzz
3進カウンタだけ0のときFizz
5進カウンタだけ0のときBuzz

となるように組めば良いわけです。簡単ですね。

　ソフトウェアでも剰余なしだと0～2、0～5をそれぞれカウントする変数を作って両方の値が0のときFizzBuzz！とするのが一番単純じゃないでしょうか。そういうことです（ぇ）。

結果

　先に、実行（シミュレーション）から。この回路にclk, rst_x, enable信号を入力した結果です。わかりにくいだろうけどnumがカウントアップされていき3や5のところでfizz, buzz信号がHigh状態になっているのがわかります。やったね！

ソースコード

　以下、Verilog HDLのコードになります。冗長な気がするけどまぁこんなもんで。Verilog HDLはCライクといわれてるようですが、とてもそうは思えないんですがどうでしょう？

　if文なんかはわかりやすいですね。簡単に説明すると、regは変数みたいなもの。[6:0]などの表記はMSBが6、LSBが0 つまり7bit幅ということを指定。always部分は@以降の条件で動作するイベントみたいなもの。今回の場合clkの立ち上がり(posedge)とrst_xの立下り(negedge)どちらか。7'd0みたいな表記は、7bit幅のデシマルで0の値ということ。<=は代入だけど時間的に並列に処理されるということ。おしまい。

module fizzbuzz(clk, rst_x, enable, num, fizz, buzz, fzbz);

    input clk, rst_x, enable;
    output [6:0] num;
    output fizz, buzz, fzbz;

    reg [6:0] counter;
    reg [1:0] count3;
    reg [2:0] count5;

reg [6:0] num;
reg fizz, buzz, fzbz;

    // counter
    always @(posedge clk or negedge rst_x) begin
        if (!rst_x) begin
            counter <= 7'd0;
            count3 <= 2'd0;
            count5 <= 3'd0;
        end
        else if (enable) begin
            counter <= (counter < 7'd100) ? counter + 7'd1 : 7'd1;
            count3 <= (count3 < 2'd2) ? count3 + 2'd1 : 2'd0;
            count5 <= (count5 < 3'd4) ? count5 + 3'd1 : 2'd0;
        end
    end

    // FizzBuzz output
    always @(posedge clk or negedge rst_x) begin
        if (!rst_x) begin
            num <= 0;
            fizz <= 0;
            buzz <= 0;
            fzbz <= 0;
        end
        else if (counter > 0) begin
            if (count3 == 0 && count5 == 0) begin
                // FizzBuzz
                num <= 0;
                fizz <= 0;
                buzz <= 0;
                fzbz <= 1;
            end
            else if (count3 == 0) begin
                // Fizz
                num <= 0;
                fizz <= 1;
                buzz <= 0;
                fzbz <= 0;
            end
            else if (count5 == 0) begin
                // Buzz
                num <= 0;
                fizz <= 0;
                buzz <= 1;
                fzbz <= 0;
            end
            else begin
                num <= counter;
                fizz <= 0;
                buzz <= 0;
                fzbz <= 0;
           end
        end
    end

endmodule

さらに続く？

低レベルFizzFuzz回路

Sat, 10 Nov 2007 00:19:00 GMT

　FizzBuzz問題が流行っていましたが（←オブジェクト指向前の状態を指してる）、折角なので私も。

　普通のFizzBuzz問題を低レベル、つまりハードウェア的に考えるとどうなるでしょうか。ハードウェア記述言語（HDL）というものがありまして、これはプログラミング言語のようにコードを書くことでデジタル回路が設計できるものです。HDLの有名なものとしてVerilog HDLやVHDLがあるのですが意外にもこれらで書かれたFizzBuzz問題がググっても出てきませんでした。ので書いてみます。

　ソフトウェアでも以下の条件でちらっと考えてみてもらえるとこれ幸い。

仕様１

除算・剰余禁止

　ソフトウェアの場合まぁほとんどの場合3、5、15で割り切れる場合の判定に剰余演算子が出てくると思いますが禁止ね。剰余の回路は規模が大きくなっちゃうのでダメなのです。そもそも記述しても回路にできない場合もあります。乗算も規模大きいので使わなくて良いよね。ただしビットシフトになる乗除算はOKです。

仕様２

ループ（for, whileなど）禁止

　回路でループ？　意味が分かりません。使えません。1から順に回すのにどうしましょうか。HDLではよく値が0, 1, 0, 1, 0, ...と繰り返されるクロック信号というものを基準にして設計します。ですので0と1が交互に変化する値が何らかの方法で与えられるとして作成してみてください。

　以上です。他は都合の良いようにオレオレ仕様で。文字を表示するところは普通に考えてください。そもそも回路自体に文字を表示するってのはありませんから、適当に設計してみます。

　プログラムはまだ書いていないので明日にでも起きて土曜日を満喫した後アップします。HDLをバリバリ業務で使用してるってわけではないので入門程度の知識です。過度な期待と過度な参考はしないように。

続く。