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低レベルFizzFuzz回路の続き。

Verilog HDLやVHDLがあるのですが意外にもこれらで書かれたFizzBuzz問題がググっても出てきませんでした。ので書いてみます。

　さっそく、Verilog HDLで書いてみました。

仕様

　上記記事の仕様では

• 剰余なし
• ループなし

としていましたが、これはソフトウェアのプログラムと比較したときの特徴ですので、具体的な仕様を以下のように決めました。

　まず、作成する回路はこんな感じになります。

  clk, rst_x, enableという信号が回路に入力されて、num, fizz, buzz, fzbz信号が出力されます。信号の値はデジタル回路なのでそれぞれHighとLow（1と0）の状態で表されます。numだけ7本（7bit幅）を使ってひとつの意味ある信号としています。

　clkがクロック信号（High, Low, High, Low, ...（1, 0, 1, 0, ...）と切り替わる信号です。rst_xがリセットです。回路の初期化に使用します。今回は、rst_xがLowのとき出力は全部0にします。

　数字とFizzやBuzzの表示の表現は

• 数字を表示する代わりに、numから数字の値を出力（2進数表現）。
• Fizz、Buzz、FizzBuzzを表示する代わりに、FizzのときはfizzをHighにする。BuzzのときはbuzzをHigh、FizzBuzzのときはfzbzをHigh状態にする。このときnumは0を出力。
• 出力するタイミングはclkの立ち上がり（Low→Higheに変化するとき）。

とします。さらに

• numは、1～100を順番に出力。100の次は1に戻る。
• enableがHighのときのみカウントアップされる。Lowのときは以前の状態を保持。

ともしました。

てけとうな説明

　私が上記仕様で実装した回路の中身はどうなっているかというと、当然ながら剰余を計算する部分はありません。その代わり

• 0～100をカウントする101進カウンタ
• 0～２をカウントする3進カウンタ
• 0～５をカウントする5進カウンタ

が入っています。それぞれのカウンタの値によって出力を変化させているわけです。

• 3進カウンタと5進カウンタが0のときFizzBuzz
• 3進カウンタだけ0のときFizz
• 5進カウンタだけ0のときBuzz

となるように組めば良いわけです。簡単ですね。

　ソフトウェアでも剰余なしだと0～2、0～5をそれぞれカウントする変数を作って両方の値が0のときFizzBuzz！とするのが一番単純じゃないでしょうか。そういうことです（ぇ）。

結果

　先に、実行（シミュレーション）から。この回路にclk, rst_x, enable信号を入力した結果です。わかりにくいだろうけどnumがカウントアップされていき3や5のところでfizz, buzz信号がHigh状態になっているのがわかります。やったね！

ソースコード

　以下、Verilog HDLのコードになります。冗長な気がするけどまぁこんなもんで。Verilog HDLはCライクといわれてるようですが、とてもそうは思えないんですがどうでしょう？

　if文なんかはわかりやすいですね。簡単に説明すると、regは変数みたいなもの。[6:0]などの表記はMSBが6、LSBが0 つまり7bit幅ということを指定。always部分は@以降の条件で動作するイベントみたいなもの。今回の場合clkの立ち上がり(posedge)とrst_xの立下り(negedge)どちらか。7'd0みたいな表記は、7bit幅のデシマルで0の値ということ。<=は代入だけど時間的に並列に処理されるということ。おしまい。

module fizzbuzz(clk, rst_x, enable, num, fizz, buzz, fzbz);

    input clk, rst_x, enable;
    output [6:0] num;
    output fizz, buzz, fzbz;

    reg [6:0] counter;
    reg [1:0] count3;
    reg [2:0] count5;

    reg [6:0] num;
    reg fizz, buzz, fzbz;

    // counter
    always @(posedge clk or negedge rst_x) begin
        if (!rst_x) begin
            counter <= 7'd0;
            count3 <= 2'd0;
            count5 <= 3'd0;
        end
        else if (enable) begin
            counter <= (counter < 7'd100) ? counter + 7'd1 : 7'd1;
            count3 <= (count3 < 2'd2) ? count3 + 2'd1 : 2'd0;
            count5 <= (count5 < 3'd4) ? count5 + 3'd1 : 2'd0;
        end
    end

    // FizzBuzz output
    always @(posedge clk or negedge rst_x) begin
        if (!rst_x) begin
            num  <= 0;
            fizz <= 0;
            buzz <= 0;
            fzbz <= 0;
        end
        else if (counter > 0) begin
            if (count3 == 0 && count5 == 0) begin
                // FizzBuzz
                num  <= 0;
                fizz <= 0;
                buzz <= 0;
                fzbz <= 1;
            end
            else if (count3 == 0) begin
                // Fizz
                num  <= 0;
                fizz <= 1;
                buzz <= 0;
                fzbz <= 0;
            end
            else if (count5 == 0) begin
                // Buzz
                num  <= 0;
                fizz <= 0;
                buzz <= 1;
                fzbz <= 0;
            end
            else begin
                num  <= counter;
                fizz <= 0;
                buzz <= 0;
                fzbz <= 0;
           end
        end
    end

endmodule

さらに続く？